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所有有用的内存设备至少都有两个输入 - 一个要记住的数据信号，并且定时控制信号准确定义了何时应记住数据信号。如图1所示，存储设备的当前输出称为“当前状态”，输入称为“下一个状态”，因为它将在定时控制输入的下一个主张中定义内存。在D-latch中，只要主张定时控制输入，目前的状态和下一个状态是相同的。d flip-flop以基本和重要的方式修改了d-latch的功能：下一个状态（或D输入）只能写入正时信号的边缘（或过渡）的内存中。

D flip-flop（DFF）是最基本的内存设备之一。DFF通常具有三个输入：定义下一个状态的数据输入，一个定时控件输入，该输入告诉flip-flop何时“记住”数据输入，以及可以使内存重置为'的重置输入0'，无论其他两个输入如何。DFF中的“ D”来自数据输入的名称；因此，触发器也可以称为数据触发器。定时控制输入（称为“时钟”）用于协调何时可以将新数据写入存储器元素，相反，当无法编写数据时。时钟信号最常见的是在某种频率下定期重复的方波。每当发生活动时钟边缘时，DFF记录（或寄存器）新数据 - 活动边缘可以是上升边缘或下降边缘。一个上升的边缘触发（RET）DFF符号使用三角形来表明触发器是边缘触发的；落下边缘触发（FET）DFF符号使用相同的三角形，但在边界框的外部有一个气泡（就像其他任何主张的低输入一样）。下面的定时图图3说明了RET DFF行为。 Note that the Q output changes only on the active edge of the clock, and the reset signal forces the output to '0' regardless of the other inputs.

与基本单元一样，如果数据和控制输入完全在同一时间更改，则D flip-flop或d-latch可以进入亚稳态。在D-latch中，当对控件输入被删除时，数据必须稳定。在DFF中，数据输入必须在时钟边缘前后立即稳定。如果数据在时钟边缘不稳定，则可以将亚稳态状态计入内存元素。如果发生这种情况，则内存元件可能无法立即解析为低压或高电压，并且可能会振荡一段时间。因此，当使用边缘触发的触发器设计电路时，重要的是要确保数据输入在时钟边缘之前的足够时间（称为设置时间），并且在时钟边缘之后的一段时间很重要（称为保留时间）。设置和保持时间在几十秒（用于单个IC内部的设计）之间变化到几纳秒（用于使用离散逻辑芯片的设计）。

上面的图4显示了基本D触发器的示意图。在各种参考文献中可以找到几种略有不同的原理图，但是任何称为DFF的电路都会表现出相同的行为。

DFF是最简单，最有用的边缘触发器设备。它的输出取决于数据输入和时钟输入 - 在活动时钟边缘时，设备输出被驱动以匹配设备的数据输入。D-FF可用于任何需要翻转的应用程序。多年来，设计了其他触发器的行为与DFF相似，但并不完全像DFF。一种称为JK触发器的通用设备使用两个输入来引导状态更改（J输入设置输出，k输入重置输出；如果两者都声称两者，则输出在'1'和0''之间切换）。只要主张t输入，另一个常见的设备T触发器，只需在每个连续的时钟边缘上切换“ 1”和“ 0”。这些设备通常用于较旧的数字系统（尤其是由离散的7400逻辑IC构建的设备），但在现代设计中很少遇到它们。JK-FF和T-FF都可以轻松地从DFF或使用基本单元格构建。在现代数字设计中，尤其是在针对FPGA或其他复杂逻辑芯片的设计中，这些其他触发器没有任何优势，并且在这里不会进一步处理。下面的图6说明了JK和T触发器。

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• 所有有用的内存设备至少都有两个输入 - 一个要记住的数据信号，并且定时控制信号准确定义了何时应记住数据信号。
• 内存设备的当前输出称为“当前状态”，输入称为“下一个状态”，因为它将在定时控制输入的下一个主张中定义内存。
• 触发器电路的构建方式是使它们成为采用单个时钟的顺序电路的一部分，以使它们正确运行。
• 在DFF中，数据输入必须在时钟边缘前后立即稳定。
• jk flip-flop使用两个输入来指导状态更改（j输入设置输出，k输入重置输出；如果两者都声明两者，则输出在'1'和'0'之间切换）。
• 只要断言t输入，t flip-flop在每个连续的时钟边缘上只需在“ 1”和“ 0”之间切换。