Verilog HDL的背景和历史

硬件描述语言(HDL)来提供一个详细的介绍了数字电路的设计规范,很少考虑如何实现的电路可能基于这个规范(假设是源文件的要求将被捕获示意图由技术熟练的工程师)。在那个时候，虽然设计规范的创建很复杂，但与将设计规范转化为制造设备所需的基于原理图的结构描述的工作量相比，这几乎是微不足道的。几年之后，很明显可以编写一个计算机程序来自动地将HDL行为规范转换为结构电路，一种叫做合成器的新型计算机程序开始出现。合成器根据其HDL描述产生电路的低级结构描述。这种自动的从行为到结构的电路定义转换大大减少了制造电路所需的人力。

使用HDL和合成器的使用已经彻底改变了数字工程师的工作方式，重要的是要记住这种变化如何迅速。1990年，使用HDL开始很少有新设计（绝大多数是基于原理图）。到20世纪90年代中期，大约一半的所有新设计都使用HDLS，今天，除了最琐碎的设计之外，所有这些都使用HDL方法。这种快速变化表明，对工程师的识别识别到使用HDLS的压倒性优势。

但如此快速的变化也意味着工具、方法和技术仍在不断发展，CAD工具也在不断地被开发和改进。数字设计CAD工具可分为两大类。“前端”工具允许捕获和模拟设计，“后端”工具合成设计，将其映射到特定的技术，并分析其性能(因此，前端工具主要与虚拟电路一起工作，而后端工具主要与物理电路一起工作)。一些公司生产CAD工具，一些专注于前端工具，一些专注于后端工具，还有一些专注于两者。出现了两种主要的hdl，一种是由私有行业开发的(称为Verilog®)，另一种是由政府推动并由IEEE指定的(VHDL)。两者在外观和应用上都有相似之处，并且都有各自的优势。我们将在本课程中使用Verilog，因为它在当今的行业中使用更广泛。应该注意的是，在学习了两种语言中的一种后，另一种可以很快被采用。

HDLS已允许设计工程师在几年内增加其生产力多重。它很公平地说，今天的一位设备齐全的工程师就像几年前一样富有成效。此外，硬件规格现在在更广泛的工程师范围内;不再是它的域名，只有少数专业化的培训和经验。为了支持这种提高的生产力水平，工程师必须掌握一套新的设计技能：他们必须能够制作可达到设计要求的行为电路定义;他们必须了解合成和其他CAD工具过程，以便可以批判性地检查和解释结果;他们必须能够将外部接口模拟到设计，以便可以严格地测试和验证。HDL允许的额外抽象程度带来许多新的潜在错误来源，而设计人员必须能够在发生时识别和解决此类错误。

Verilog HDL是由Phil Moorby和Prabhu Goel在1984年左右发明的。它是Gateway Design Automation Inc.的专有硬件建模语言。当时，语言还没有标准化。它在1984年到1990年的几乎所有修订中都进行了自我修改。

1990年，Gateway设计自动化公司被Cadence设计系统公司收购，该公司现在是电子设计自动化(EDA)行业中最大的电子设计技术和工程服务供应商之一。Cadence认识到Verilog的价值，并意识到如果Verilog继续作为一种封闭的语言，标准化的压力最终会驱使人们转向VHDL。因此，在1991年，Candence组织了开放Verilog国际(OVI)(现在称为Accellera)， Verilog的文档以OVI的名义转移到公共领域。后来，它被提交给IEEE，成为IEEE 1364-1995标准，通常被称为Verilog-95。

2001年，Verilog-95的扩展被提交给IEEE，成为IEEE 1364-2001标准，也就是Verilog-2001。扩展覆盖了用户在Verilog-95中发现的一些缺陷。最重要的升级之一是签名变量(在第2章)。S补语)被支持。Verilog-2001现在是大多数设计工具支持的Verilog的主要版本。

2005年，Verilog-2005（IEEE标准1364-2005）发表了轻微的修正和修改。同样在2005年系统Verilog，Verilog-2005的超集，有许多新的功能和能力来帮助设计验证，并发布。截至2009年，SystemVerilog和Verilog语言标准被合并到SystemVerilog 2009（IEEE标准1800-2009）中，这是今天IC设计和验证最受欢迎的语言之一。Xilinx®Vivado设计套件于2013年发布，可以支持SystemVerilog for FPGA设计和验证。