Genesys ZU Hello World演示

在建设中

描述

该项目是一个简单的演示，使用给定的板文件配置Zynq Ultrascale+ MPSoc，并在串行终端上输出“Hello World”。

库存

下载及使用说明

首先，发布 - 由一组用于下载的文件组成 - 仅与Xilinx工具的特定版本兼容，如发布名称（称为a版本标记)．此外，版本仅与该板的指定版本兼容。例如，Zybo Z7标记为“20/DMA/2020.1”的发布版本仅适用于-20版本的电路板和Vivado 2020.1。

这个演示的最新版本用绿色高亮显示。

注意:在2020.1之前发布的FPGA演示版本使用了不同的git结构，并使用了不同的版本标签命名方案。

董事会变体 版本标记 版本下载 设置说明
Genesys zu-5ev 5 2020.1 ev / hello world / 1 ZIP下载发布 看到使用最新版本， 以下
Genesys ZU-3EG 3EG / HELLO-WORLD / 2020.1-1 ZIP下载发布 看到使用最新版本， 以下

高级用户注意：Genesys ZU的所有演示都是通过Genesys-ZUGitHub上的存储库。关于此存储库结构的进一步文档可以在此维基的情况下找到Digilent FPGA Demo Git库页。

最新版本的使用说明可以在下拉菜单中找到:

使用最新版本

注意:这个工作流在许多Digilent FPGA演示中都很常见。截图可能与您正在使用的演示不匹配。

重要的是:这些步骤仅适用于Xilinx工具版本2020.1及以后的版本。旧版本可能需要其他流，如发布表中所述。

首先，从演示版本页面下载'*.xpr.zip'和'*.ide.zip'文件，链接在上面。XPR归档文件包含Vivado项目，该项目用于为这个演示构建硬件平台。如果需要的话，可以打开、修改该项目，并在以后用于更新硬件平台，但这是可选的。IDE归档文件包含一组要导入到Vitis工作区的项目。

注意:不像Vivado XPR档案，不提取Vitis项目档案('*.ide.xip')。Vitis直接从归档文件导入源代码。

从释放中导入vitis项目

选择对应于操作系统的下拉菜单，如下所示。

窗户

通过在安装过程中创建的开始菜单或桌面快捷方式打开vitis。

Linux.
打开终端并运行以下命令。默认情况下，安装路径为/ opt / xilinx。
源< install_path > /葡萄/ 2020.1 / settings64.sh葡萄

注意:不管操作系统，如果Vivado是开放的，Vitis也可以通过工具→发射血管工具栏选项。

在发射vitis后，将出现一个对话框，其中必须选择工作空间。Workspace是正在开发的应用程序的所有项目和文件的目录。如果选择了当前未存在的文件夹，则将创建它。选择工作区，然后单击发射完成发射血管。

打开Vitis，点击导入项目按钮导入项目葡萄项目导出zip文件．

随着血管开放，请确保葡萄项目导出zip文件选择按钮，然后单击“下一步”并导航到并选择您下载的IDE ZIP文件。

确保检查了归档中的每个项目，然后单击完成将它们导入您的工作区。

导入之后，您应该看到工作区中的所有源。

构建血管申请
注意: 根据这种情况,＊保持3 eg或5ev。

双击* _boot.为了查看所有的子目录，双击*_boot。SPRJ，然后单击更改当前项目的目标平台标签。

不改变任何东西，点击好吧．

将弹出一条警告消息，说明将清除所有构建配置。这就是我们想要的结果，点击是的．

右键单击* _fsbl.prj并选择特性．去C / C ++构建双击设置，然后单击链接器脚本从ARM v8 gcc链接器工具。将链接器脚本路径修改为. . / src / lscript.ld．

右键单击*_boot项目并选择建设项目．

您可以看到屏幕右侧右侧的进度。

在构建之后，一个关于丢失平台fsbl的错误应该报告到控制台。精灵文件。

浏览的* _fsbl.elf文件。HW平台在不生成其引导组件的情况下，因此用户需要手动选择有效的启动ELF文件。双击platform.spr并浏览到fsbl.file。FSBL.ECH文件应位于您的工作区目录中：* _fsbl / debug / * _ fsbl.elf如果设置开机调试或* _fsbl /释放/ * _fsbl。如果项目配置被设置为释放．右键单击*_hw_pf项目并选择建设项目．

接下来我们必须构建* _master项目，并且我们必须设置lscript.ld的路径。右键单击* _master.prj并选择特性．去C / C ++构建双击设置，然后单击链接器脚本从ARM v8 gcc链接器工具。将链接器脚本路径修改为. . / src / lscript.ld．

右键单击*_master_system项目并选择建设项目．

构建应该需要几秒钟。

建立创世纪之祖
安装Genesys zu5ev
将microUSB编程电缆插入Genesys z - 5ev的PROG/UART端口。
设置创世纪的ZU-3EG
将microUSB编程电缆插入Genesys z - 3eg的PROG/UART端口。
发射vitis aremetal软件应用程序

首先，许多应用程序需要一个串行控制台连接到电路板上，以便可以查看标准输出(来自打印语句)。为此，应该使用一个串行终端。使用一个串行终端应用程序连接到板的串口。除非另有说明，Zynq设计使用的波特率为115200，而Microblaze设计的AXI UART Lite IP使用的波特率为9600。

注意:虽然Vitis在其Debug视图中包含一个内置的串行终端，但它将字符逐行发送到板上。一些软件示例要求使用逐字符的数据接收。Tera术语或油灰如果你不确定什么会起作用，推荐使用。

在探险家在屏幕左侧的窗格中，右键单击要运行的应用程序或系统项目，然后选择运行→1在硬件上启动．使用比特流对FPGA进行编程，将之前选择的ELF文件加载到系统内存中，应用程序项目开始运行。你将需要点击回到血管串行端子从安慰标签。

注意:当项目至少运行一次后，您可以使用绿色运行按钮(）在屏幕顶部的工具栏中以编程电路板。

此时，演示程序已经在您的板上运行了。指的是描述本文档的一节以获得更多关于它的功能的信息。

本文之外的其他步骤介绍了如何使用该版本中提供的其他存档(包含硬件项目)来重新构建Vivado项目，并使用新导出的XSA文件在Vitis中更新平台。

要修改和切换出备忘录的硬件平台，您应该首先从发布中打开Vivado项目。提取先前下载的'* .xpr.zip'文件。

在Vivado中打开一个块设计项目
发射Vivado

选择对应于操作系统的下拉菜单，如下所示。

窗户

通过在安装过程中创建的“开始”菜单或桌面快捷方式打开Vivado。

Linux.

打开终端，并将目录（CD）更改为可以放置Vivado会话的日志文件的文件夹，然后运行以下命令：

源< install_path > / Vivado / <版本> / settings64.sh Vivado

在Vivado的欢迎屏幕中，使用开放项目按钮导航并打开包含该版本被提取到的文件夹中的XPR文件。

项目的框图，其中包含设计，以及所有现有的组件及其连接，可以通过双击“*”打开。在源窗格中的Bd”文件(其中还包括其他源文件，如约束)，或通过单击开放式设计按钮流导航器窗格。

对设计进行更改超出了此特定文档的范围。有关如何使用IP Integrator来创建或修改项目的更多信息开始与Vivado和Vitis为Baremetal软件项目．本文的其余部分将讨论如何生成一个比特流，导出一个新的硬件平台，并将其加载到Vitis中。

在Vivado项目构建之前，必须验证块设计。这个步骤运行块设计的自动检查，以查看是否有任何潜在的问题。单击验证设计按钮(）在“图表”工具栏中（或按F6键）。

如果设计有问题，会弹出一个列出问题的对话框。应该注意的是，大多数警告可以被忽略，就像有些人可以重要的警告．这些问题也可以在其中看待消息窗口底部窗格的选项卡。

如果没有问题，将弹出一个对话框，即将告诉您。点击好吧继续。

注意:在这个阶段，一些Zynq板可能会产生与PCW_UIPARAM_DDR_DQS_TO_CLK_DELAY参数相关的严重警告。这些警告是可以忽略的，不会影响项目的功能。有关更多信息，请参阅主板参考手册中的硬件勘误表部分。

建立一个Vivado项目

现在，通过综合和实现运行Vivado项目，并最终生成比特流，Vivado项目已经准备好构建了。单击产生的比特流按钮计划和调试部分的流导航器窗户左边的窗格。

将弹出一个对话框，其中包含应运行合成和实现方式的多个选项。大多数应该留下默认值。特别重要的是就业人数下拉列表，它用于指定计算机的多少资源应该专用于生成。大量的作业将分配更多的资源，这将允许更快地完成构建。建议选择最高的可用数量。

注意:关于包含在另一个IP中的IP如何用不同的板值打包的重要警告可以安全地忽略。同样的道理也适用于一些Zynq董事会关于ck - dqs的负面延迟的警告。

根据设计的复杂性、使用的电路板和计算机的强度，构建项目的过程可能需要5到60分钟。

完成后，会弹出一个对话框，显示接下来要做的几个选项:

  • 开放的设计实现可用于查看已实现的实际硬件设计，并将放置在芯片上。
  • 查看报告可以用来查看有关设计的附加信息，包括设计将使用FPGA的多少资源。
  • 开放硬件管理器可以直接使用Vivado的硬件管理器，它可以用来编写一个硬件设计到一个板上。这通常用于不涉及软件组件的设计。
  • 生成内存配置文件可以用来创建一个文件，将仅fpga设计编程到闪存中。

如果这些选项都不需要，请单击取消继续。

导出硬件平台

一旦项目建成，设计必须从Vivado导出，以便Vitis能够访问软件应用程序正在开发的硬件信息。这包括连接到处理器的一组IP、它们的驱动程序、它们的地址等等。导出硬件后，比特流已经产生，让你的程序板直接从Vitis。

要导出硬件设计，请单击出口→硬件出口在文件菜单。

弹出的向导将指导您通过可用的硬件导出选项。第一个屏幕允许您选择一个固定或可扩展的平台。在这种情况下，选择固定平台并单击下一个继续。

的输出屏幕允许您选择是否只有硬件规范(预合成)应该被导出，或者是否应该包含比特流。由于比特流已经生成，它应该包含在平台中，以便Vitis可以自动找出它在编程板时的位置。选择包括比特流然后点击下一个继续。

的文件屏幕为您提供了选择Xilinx Shell架构（XSA）文件的名称的选项，并为文件放在其中的文件夹中提供路径。为您的XSA文件提供一个名称，然后选择一个难忘的位置来放置它。此文件将稍后将导入vitis，因此请注意其放置的位置以及调用它的位置。

重要的是:请勿在文件名或导出路径中使用空格。underscores或camelCase推荐使用。

点击下一个继续。

向导的最终屏幕总结了所选选项。点击完成．

在Vitis中更新硬件平台

如果在创建vitis应用程序后更改了硬件设计，则必须采取几个步骤以便使用新导出的XSA文件更新vitis工作空间。XSA文件包含与vitis有关硬件平台相关的所有信息，并根据此文件更改平台项目的规范将自动加载任何更改。这包括为已安装的新IP添加新驱动程序，并更改定义可根据所安装的IP的地址和其他可能已更名的IP的其他详细信息更改的文件。

这些步骤假定您已经按照创建新的Vitis工作区之前所采用的方法重新生成了位流并重新导出了硬件。

在葡萄的助理窗格中，找到希望用新硬件更新的平台项目。该项目通常有一个以“_wrapper”结尾的名称，并以文本“[Platform]”标记。

右键单击该项目并选择更新硬件规范．

在弹出的对话框中，单击浏览，并导航到希望平台瞄准的XSA文件的位置。点击开放选择此文件。

仔细检查硬件规范文件路径与要使用的XSA文件匹配，然后单击好吧启动平台的自动更新过程。

完成后，将弹出一个对话框，表明平台项目已经更新。点击好吧承认这一点。

此时，对硬件规范的更改已经加载到硬件平台中。如果比特流被加载到XSA文件中，它将被更新。驱动程序集和xparameters文件将改变以匹配修改后的设计。在应用程序可以被构建和编程到板上之前，可能需要对软件应用程序进行更改，然而，详细说明可能需要做什么超出了本指南的范围。

功能

1.串行终端

“Hello World”和“成功运行Hello World应用程序”消息应该出现在串行终端上。

额外的资源

所有与Genesys ZU的使用相关的材料都可以在其上找到资源中心．

要了解在Vivado中创建一个简单HDL项目的过程，请参见入门Vivado专为硬件设计．关于重要部分的信息吉伊，以及在硬件中修改、重新构建和运行该演示所需的间接讨论也可以在这里找到。

如需技术支持，请访问FPGA.“勤奋论坛”的部分。

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