5.1) PmodOLEDrgb需要50MHz的ext_spi_clk，所以我们必须从MIG (Microblaze设计)或Zynq处理器(Zynq设计)生成这个时钟。
Microblaze:双击mig_7series块，重新定制。在Xilinx内存接口生成器窗口中，继续单击下一个直到你看到选择额外的时钟(如下所示)。单击此框并从下拉列表中选择50MHz或更少的时钟。



完成后，继续点击下一个．当你到达引脚选择屏幕时，点击验证然后好吧．继续点击下一个．点击接受在许可协议屏幕上，然后继续单击下一个．当你到达终点时，点击生成用额外的时钟重新生成你的米格方块。

Zynq:双击ZYNQ模块重新定制。在左侧菜单中，单击时钟配置．打开PL织物时钟下拉并检查下一个空闲FCLK_CLK，并将请求的频率设置为50MHz或更少。点击好吧．

将这个新时钟连接到ext_spi_clk输入pmodoleddrgb块。