PMOD I2S2参考手册
Digilent Pmod I2S2(版本A)具有以下特点CIRRUS CS5343多位音频A / D转换器和一个Cirrus CS4344立体声D/A转换器，每个都连接到两个音频插孔中的一个。这些电路允许系统板通过I2S协议来发送和接收立体声音频信号。PMOD I2S2在输入的样本速率下每个通道支持24位分辨率，高达108千赫并且输出采样率高达200千赫．
特征
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立体声24位A / D和承兑交单用于I2S音频输入和输出的转换器
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标准1/8英寸(3.5毫米)立体声音频插孔
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可选的自动串行时钟生成音频输入
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12针Pmod接口，提供2个I2S接口
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跟随Digilent.Pmod接口规范
规格
| 范围 | 闵 | 典型的 | 马克斯 | 单位 |
|---|---|---|---|---|
| 电源电压 | 3．0 | 3．3 | 5.25 | V. |
| 音频输入采样率（单速模式） | 4. | - | 54. | 千赫 |
| 音频输入采样率(双速模式) | 86 | - | 108 | 千赫 |
| 音频输出采样率 | 2 | - | 200 | 千赫 |
引脚分配表图
| 头j - 1 | ||||||
|---|---|---|---|---|---|---|
| 销 | 信号 | 描述 | 销 | 信号 | 描述 | |
| 1 | 承兑交单MCLK | I2S排队转换器主时钟 | 7. | A / DMCLK | 转换器主时钟中的I2S线 | |
| 2 | 承兑交单Lrck. | I2S线输出转换器字选择 | 8. | A / DLrck. | I2S行在转换器中选择 | |
| 3. | 承兑交单SCLK | I2S线输出转换器串行时钟 | 9. | A / DSCLK | I2S线转换器串行时钟 | |
| 4. | 承兑交单SDIN | I2S线出转换器串行数据输入 | 10. | A / DSDOUT | I2S线转换器串行数据输出 | |
| 5. | GND. | 电源地面 | 11. | GND. | 电源地面 | |
| 6. | VCC | 电源（3.3V） | 12. | VCC | 电源（3.3V） | |
| 跳投JP1 | |
|---|---|
| 状态 | 描述 |
| MST | 选择Line-in转换器主模式 |
| SLV | 选择行入转换器从模式 |
物理维度
销钉上的引脚间隔100密耳。PCB在盖头上的销钉上平行于销钉的侧面长度为1.0英寸，垂直于销报头垂直于0.8英寸。线路和排出的线条音频插孔分开大约0.44英寸，从每个插孔的中心测量。
功能描述
PMOD I2S2使用（Cirrus Logic CS4344立体声承兑交单转换器）采用数字音频数据并通过标准立体声耳机插孔（标记为Line Out）输出相应的模拟信号。此外，A（Cirrus Logic CS5343立体声A / D转换器）用于将模拟音频信号转换为从第二个3.5mm音频插孔（标记为Line）到数字音频数据中的模拟音频信号。它旨在以各种标准音频采样率工作。
串行通信
Pmod I2S2的两个主要集成电路通过(GPIO协议)。由于每个集成电路使用集成芯片间声音(I2S)协议，需要几个不同的时钟线，如下所述(如下所述)。
CS4344和CS5343(以后分别称为“出线转换器”和“入线转换器”)通过各自的I2S接口连接(到主机板)。如上面(Pinout表)所示，出线转换器的I2S接口连接到Pmod连接器J1的顶部行接口，入线转换器的I2S接口连接到底部行。
Pmod I2S的任何外部电源必须在3v到5.25 V之间;但是，建议Pmod在3.3 V下工作。数字逻辑电平必须与电源电压相对应。
I2S概述
每个I2S接口的最快时钟信号将是主时钟（MCLK）;顾名思义，此信号将保持一切恰好同步。左右时钟（LRCK）也称为单词选择时钟，指示特定的数据集与左侧或右音频信道相关联用于立体声声音。
最终时钟是串行时钟（SCLK)，也被称为比特时钟。线路输入和线路输出转换器要么提供这个时钟信号，要么在内部产生它。关于如何为每个转换器找到串行时钟的更多信息(下面)。
I2S协议要求数据在的下降沿上进行计数SCLK．第一位数据（MSB）未在下降沿时钟，直到LRCK改变状态后第一个完整的串行时钟周期过去。数据必须在上升沿有效SCLK．
请注意: I2S输入/输出采样率，是指在I2S接口上，由左通道和右通道组成的全帧数据传输的频率。
单个I2S帧的计时图示例如下所示。
排队串行钟表
违规转换器将内部推出其SCLK如果提供了至少两个LRCK的连续帧而不提供任何SCLK信号。在这种情况下，线路输出转换器将测量MCLK和LRCK速率，并确定一个适当的SCLK率。然而，MCLK/LRCK比率必须满足几个特定比率中的一个，才能正确地生成SCLK如下表中概述了CS4344数据表。
| 内部SCK模式 | 外部SCK模式 |
|---|---|
| 如果MCLK/LRCK = 1024、512、256、128或64，则SCK = 32*Fs为16位数据 | 最多24位数据，数据有效地在SCK的上升沿有效 |
| 如果MCLK/LRCK = 768, 384, 192，或96，则可提供24位数据和SCK = 48*Fs | |
| 如果MCLK / LRCK = 1152，最多24位数据和SCK = 72 * FS |
MCLK和LRCK速率之间的比率必须是一个整数比率，以便线出转换器的内部时钟分频器能够确定适当的比特率。下面提供了CS4344数据表中常用的采样率及其对应的MCLK率。
| LRCK（千赫的） | MCLK (MHz.的） | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 64 x | 96 x | 128 x | 192倍 | 256倍 | 384 x | 512x. | 768x. | 1024 x | 1152 x | |
| 32. | - | - | - | - | 8.1920 | 12.2880 | - | - | 32.7680 | 36.8640. |
| 44.1. | - | - | - | - | 11.2896 | 16.9344 | 22.5792 | 33.8680. | 45.1580 | - |
| 48. | - | - | - | - | 12.2880 | 18.4320. | 24.5760 | 36.8640. | 49.1520 | - |
| 64. | - | - | 8.1920 | 12.2880 | - | - | 32.7680 | 49.1520 | - | - |
| 88.2 | - | - | 11.2896 | 16.9344 | 22.5792 | 33.8680. | - | - | - | - |
| 96 | - | - | 12.2880 | 18.4320. | 24.5760 | 36.8640. | - | - | - | - |
| 128. | 8.1920 | 12.2880 | - | - | 32.7680 | 49.1520 | - | - | - | - |
| 176.4 | 11.2896 | 16.9344 | 22.5792 | 33.8680. | - | - | - | - | - | - |
| 192 | 12.2880 | 18.4320. | 24.5760 | 36.8640. | - | - | - | - | - | - |
| 模式 | QSM. | 需求侧管理 | 舰导弹 | |||||||
串行时钟产生的线路
通过将模式跳线JP1设置为相应位置，可以将线路转换器放置在主模式或从模式中。在PMOD I2S2通电时，不应更改此跳线的位置。
在从模式，LRCK和SCLK必须由主板生成。支持的采样率范围及其相应的MCLK / LRCK和SCLK/LRCK比值在CS5343数据表的下表中提供。线内转换器根据需要自动选择单速和双速模式。
| 速度模式 | MCLK / LRCK比率 | SCLK/ LRCK比率 | 输入采样率范围（千赫的） |
|---|---|---|---|
| 与模式 | 256倍 | 64. | 4-24, 43-54 |
| 512x. | 64. | 43-54 | |
| 384 x | 64. | 4-24, 43-54 | |
| 784 x | 64. | 43-54 | |
| 双速模式 | 128 x | 64. | 86-108 |
| 256倍 | 64. | 86-108 | |
| 192倍 | 64. | 86-108 | |
| 384 x | 64. | 86-108 |
在主模式下，LRCK和SCLK由Line-In转换器自动生成。对于主模式，所提供的MCLK速率必须在4-54 kHz的范围内。一旦线路转换器已启动，它会自动选择MCLK / LRCK比例为256x / 512x，具体取决于MCLK速率。
笔记: CS5343的双速模式在Pmod I2S2的主模式下不可用。
下面提供了主模式和从模式的常见MCLK频率表，以及它们对应的MCLK/LRCK比值和音频采样率，来自CS5343 datasheet。
| 主从模式 | |||||
|---|---|---|---|---|---|
| 采样率(千赫的） | 速度模式 | MCLK (MHz.的） | MCLK (MHz.的） | ||
| 256倍 | 512x. | 384 x | 768x. | ||
| 32（仅限从模式） | 舰导弹 | * 8.192 | * 16.384 | * 12.288 | * 24.576 |
| 44.1. | 舰导弹 | 11.289 | 22.579 | 16.934 | 33.868 |
| 48. | 舰导弹 | 12.288 | 24.576 | 18.432 | 36.864 |
| 采样率(千赫的） | 速度模式 | MCLK (MHz.的） | MCLK (MHz.的） | ||
| 128 x | 256倍 | 192倍 | 384 x | ||
| 88.2 | 需求侧管理 | 11.289 | 22.579 | 16.934 | 33.868 |
| 96 | 需求侧管理 | 12.288 | 24.576 | 18.432 | 36.864 |
快速启动
简单的设置一个44.1千赫音频通过时，主机系统板需要产生三个控制信号。
1.频率约为22.579的主时钟（MCLK）MHz.．
2.串行时钟（SCLK），它完全每8个MCLK期间切换一次。
3.左/右词选择信号，每64个完全切换一次SCLK期间。
Pmod I2S2的主/从选择跳线(JP1)应该被放置到从(SLV)位置。
每个控制信号都应该提供给Pmod I2S2顶部和底部行的适当引脚。
ADOUT_SDIN引脚应由ADIN_SDOUT信号驱动。
看到I2S概述有关这些信号的定时的更多信息。