JTAG-SMT4参考手册

The Joint Test Action Group (JTAG)-SMT4 is a compact, complete, and fully self-contained surface-mount programming module for Xilinx field-programmable gate arrays (FPGAs). The module can be accessed directly from all Xilinx Tools, including Vivado, and Vitis. Users can load the module directly onto a target board and reflow it like any other component.

JTAG-SMT4使用3.3V主电源（VDD）和独立的VREF供应来驱动JTAG信号。所有JTAG信号均使用高速24mA三态缓冲区，该缓冲区允许信号电压从1.8V到3.3V，并且总线速度最高为30mbit/sec。UART信号由USB控制器（参考3.3V VDD供应）直接驱动，并支持高达12mbaud的总线速度。JTAG总线可以与其他设备共享，因为SMT4信号在高阻抗中持有，除非在编程过程中积极驱动。SMT4模块经过认证，并完全符合欧盟ROHS并达到指令。该模块将USB D+（DP）和D-（DM）信号路由到PADS，从而为系统设计人员提供了选择USB连接器的类型及其在系统板上的位置的能力。

• Small, complete, all-in-one JTAG programming/debugging solution for Xilinx FPGAs with UART side channel
• 与Xilinx工具兼容（Vivado/Vitis 2020.1或需要更新）
• 三个独立的UART渠道每个支撑巴士的速度最高为12Mbaud
  • Each UART has transmit and receive LEDs
• 高速USB 2.0端口，可以将JTAG总线驱动到30mbit/sec（用户可安装频率）
• 打开的排水缓冲区允许PS_SRST_B和PS_POR_B PIN执行基于软件的XilinxZynq®平台的重置
• Quad channel USB controller provides simultaneous access to both JTAG and UART interfaces
• Onboard buffers allow JTAG signals to operate at voltages from 1.8V to 3.3V
• 小因素的表面安装模块可以直接加载到目标板上
• USB D+和D-信号路由到垫子，允许将USB连接器放置在主机PCB上的任何位置
• 当模块未连接到PC时，VBUS_DETECT PIN允许减少电流消耗量

Users can connect JTAG signals directly to the corresponding FPGA signals, as shown in Fig. 1. For best results, mount the module over a ground plane on the host PCB. Although users may run signal traces on top of the host PCB beneath the SMT4, Digilent recommends keeping the area immediately beneath the SMT4 clear.

笔记：将SMT4和FPGA之间的阻抗保持在100欧姆以下，以最大的速度操作JTAG。

笔记：如果使用串联电阻，则应将它们放在传输端附近，以最大程度地减少反射。Digilent建议在空间允许的情况下包括0欧姆电阻，因为这将使设计人员通过增加串联电阻而无需PCB旋转来减轻AC的反击/过冲。

除了支持JTAG外，JTAG-SMT4还具有三个允许与UART外围设备通信的UART接口（见图2）。UART接口在主机PC上以虚拟COM端口的形式显示，并支持高达12Mbaud的波特率。UART界面引用了VDD，并与3.3V信号级别兼容。外部级翻译器可用于促进与以不同电压水平运行的外围设备的通信（见图3）。

JTAG-SMT4已设计为与Xilinx的Vivado和Vitis工具套件无缝合作。Vivado和Vitis的最新版本包括与JTAG-SMT4通信所需的所有驱动程序，库和插件。在撰写本文时，以下Xilinx软件包括对SMT4：Vivado 2020.1+和Vitis 2020.1+的支持。

除了与Xilinx的Vivado和Vitis工具无缝工作外，Digilent的熟练软件and the Adept software development kit (SDK) support the SMT4 module. For added convenience, customers may freely download the SDK from Digilent’s website. This Adept software includes a full-featured programming environment and a set of public application programming interfaces (API）允许用户应用程序直接驱动JTAG链。

With the Adept SDK, users can create custom applications that will drive JTAG ports on virtually any device. Please see the Adept SDK reference manual for more information.

当客户使用JTAG-SMT4将Xilinx Zynq平台的扫描链连接到扫描链时，他们应将SMT4的PS_SRST_B和PS_POR_B PIN连接到Zynq的ps_srst_b和ps_por_b_b pins。这些连接允许Xilinx工具在调试操作期间的不同时间重置Zynq的处理器核心。SMT4上的PS_SRST_B和PS_POR_B引脚由开放的排水缓冲区驱动，这些缓冲区能够下沉高达32mA的电流。连接这些销钉的客户必须为适当的供应轨提供外部上拉电阻。建议使用1k -100k欧姆的上拉电阻。有关更多信息，请参见以下“申请示例”部分。

USB控制器使用VBUS_DETECT引脚来确定何时存在VBU。当在此引脚上检测到逻辑“ 0”时，USB控制器被迫进入悬挂模式。当主机或集线器关闭电动机时，这会防止SMT4强迫电流降低USB线路。此外，它导致该模块的电流消耗减少。如图5所示，将VBU直接连接到VBUS_DETECT引脚。

图6演示了如何将JTAG-SMT4连接到Xilinx的Zynq-7000硅。请注意，VCCO_0，VCCO_MIO0和VCCO_MIO1可以由相同的电源或不同的用品提供动力。SMT4的PS_SRST_B和PS_POR_B引脚由开放的排水缓冲区驱动，因此不需要外部开放排水缓冲区来添加可选的重置按钮。

Figure 7 below demonstrates how to connect the JTAG-SMT4 to Xilinx’s Zynq-7000 silicon alongside Xilinx’s 14-pin JTAG header. In this example, an open drain buffer allows both the SMT4 and Xilinx JTAG Header to drive the PS_SRST_B pin, which may operate a different voltage than the Zynq’s JTAG pins.

JTAG-SMT4能够针对以下Xilinx设备：

• Xilinx FPGA，包括Ultrascale+
• Xilinx SoC，MPSOC和RFSOC，包括Xilinx Zynq-7000和Zynq Ultrascale+
• Xilinx ACAPs, including Versal
• Xilinx CoolRunner™/CoolRunner-II CPLDs
• xilinx平台闪存ISP配置舞会^1）
• 选择第三方SPI舞会^2）
• 选择第三方BPI舞会^3）

The following devicescannot由JTAG-SMT4瞄准：

• Xilinx 9500/9500XL CPLDs
• Xilinx 1700 and 18V00 ISP configuration PROMs
• Xilinx FPGA eFUSE programming

• 在DP和DM信号之间保持90欧姆的差异阻抗。
• 将DP和DM痕量长度保持在50密耳之间。
• 最小imize DP and DM signal trace length. Keeping the trace length below 3 inches is recommended.
• 在可能的情况下，将DP和DM路由最接近地面平面的平面上。
• When possible, avoid routing the DP and DM signals through vias. If vias cannot be avoided, then keep them small and place the DP and DM traces on the same layer.
• When possible, avoid routing other traces near DP and DM.
• 在可能的情况下，最小化或避免在DP和DM轨迹中使用弯曲。如果需要90度弯曲，请使用两个45度转或一个弧度而不是单个90度转弯。
• 请勿在振荡器，晶体，开关调节器，时钟发生器或电感器附近路由DP或DM路由。

The JTAG-SMT4’s JTAG signals operate according to the timing diagram in Fig. 10. The SMT4 supports JTAG/TCK frequencies from 30MHzto 8 KHz at integer divisions of 30MHz从1到3750。常见频率包括30MHz，15MHz，，，，10Mhz, 7.5MHz和6MHz。可以在Xilinx工具中设置JTAG/TCK操作频率。

JTAG-SMT4模块的水分灵敏度水平（MSL）为6。在回流之前，必须通过在125°C烘烤17小时来干燥JTAG-SMT4模块。该过程完成后，该模块的MSL为3，适用于回流长达168小时，而无需额外干燥。

工厂使用2U“ 150U” Electross Nickel使用ENIG工艺完成JTAG-SMT4信号垫。这使得SMT4与大多数安装和回流过程兼容（见图11）。焊料的结合力足以将SMT4牢固地固定在适当的位置，因此安装不需要其他粘合剂。

Digilent船舶的数量在40％以下的抗静态袋中单独包装的MSL 6。Digilent将在带有MSL 3的抗静态烘焙托盘中包装并运送更大数量的40组（见图12）。托盘将包装在防静电真空密封袋中。我们还提供在运输前烘烤它们，每40％的额外费用。