Arty S7 XADC演示
描述
这个简单的XADC演示项目演示了火炮S7的XADC引脚功能的简单使用。其行为如下:
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当所选XADC引脚上的电压差变大时,6个用户led从右上到左,然后从右下到左递增。
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四个开关选择从哪个频道读取。
库存
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带有microrousb编程电缆的Arty S7
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Vivado安装与本演示的最新版本(2010.1)兼容
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看到安装Vivado、Vitis和Digilent单板文件安装说明。
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要测量的电线和电路
下载及使用说明
首先,发行版(由一组用于下载的文件组成)只与Xilinx工具的特定版本兼容,正如发行版名称中所指定的那样(称为a版本标记).此外,发行版只与指定的板的变体兼容。例如,标记为“20/DMA/2020.1”的Zybo Z7发布仅用于-20变体的板和Vivado 2020.1。
此演示的最新版本以绿色高亮显示。
注意:2020.1之前的FPGA演示版本使用了不同的git结构,并使用了不同的版本标记命名方案。
董事会变体 | 版本标记 | 版本下载 | 设置说明 |
---|---|---|---|
艺术S7-25 | 25 / XADC / 2020.1 - 1 | ZIP下载发布 | 看到使用最新版本,低于 |
艺术S7-50 | 50 / XADC / 2020.1 - 1 | ZIP下载发布 | 看到使用最新版本,低于 |
艺术S7-25 | v2018.2-1 | ZIP下载发布 | v2018.2-1 Github的自述 |
艺术S7-50 | v2018.2-1 | ZIP下载发布 | v2018.2-1 Github的自述 |
高级用户注意事项:所有的S7的演示都是通过Arty-S7在Github库。关于这个存储库结构的更多文档可以在这个wiki上找到Digilent FPGA演示Git仓库页面。
关于最新版本的使用说明可以在下拉列表中找到:
- 使用最新版本
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注意:这个工作流在许多Digilent FPGA演示中都是通用的。屏幕截图可能与您正在使用的演示程序不匹配。
重要的是:这些步骤只适用于Xilinx工具2020.1及更新版本的发行版。旧版本可能需要其他流程,如版本表中所示。
首先,从演示版本页面下载并解压“*.xpr.zip”文件,链接在上面。
- 从一个版本中打开一个Vivado项目
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发射Vivado
- 构建一个Vivado项目
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生成一个比特流
为了创建一个可用于对目标板进行编程的文件,需要运行“编译管道”的每个阶段。
这开始于合成。在XDC文件中包含的约束条件下,Synthesis创建逻辑门的描述以及它们之间的连接,这些逻辑门和连接是执行HDL文件所描述的功能所必需的。要运行Synthesis,点击任意一个在工具栏或在流导航器。然后将Synthesis的输出传递给Implementation。
实现有几个步骤。总是运行的步骤是选择设计(优化设计以适应目标FPGA),地方的设计(在目标FPGA结构中布置设计),以及路线设计(路由信号通过织物)。要运行Implementation,单击任意一个在工具栏或在流导航器。这个输出然后被传递给位流生成器。
的比特流发生器生成FPGA编程所需的最终输出文件。要运行比特流生成,请单击任一在工具栏或在流导航器。如果没有更改设置,生成器将创建一个'。一些文件。
根据设计的复杂性、使用的板和计算机的强度,构建项目的过程可能需要5到60分钟。完成后,将出现一个弹出对话框,提示您从几个选项中选择一个。这些都与本指南的目的无关,所以请单击取消。“write_bitstream complete”状态信息可以在窗口的右上角看到,表明演示已经准备好部署到您的板上了。
- 设置火炮S7
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将microb编程电缆插入Arty S7的PROG/UART端口。设置你想要测量的电路。
功能
对XADC端口施加电压
在这个演示中,A0-A5是单端模拟输入,而A6-A7, A8-A9和V_P-V_N是差分模拟输入对。
重要的
差分模拟输入对的电压范围是0-1V,单端模拟输入的电压范围是0-3.3V。对于这一对,A6、A8、V_P为正输入,A7、A9、V_N为负输入。
发光二极管
选择一个频道
要在led上显示不同的通道,请将用户切换到所需的通道。下面的下拉列表显示了对应于每种型号的Arty S7的模拟输入的开关位置。
- 艺术S7-50
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渠道销/秒 SW3 SW2 SW1 SW0 A0 下来 下来 下来 下来 A1 下来 下来 下来 向上 A2 下来 下来 向上 下来 A3 下来 下来 向上 向上 A4 下来 向上 下来 下来 A5 下来 向上 下来 向上 A6-A7 下来 向上 向上 下来 A8-A9 下来 向上 向上 向上 V_P-V_N 向上 下来 下来 下来 没有一个 其他值
- 艺术S7-25
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渠道销/秒 SW3 SW2 SW1 SW0 A0 下来 下来 下来 下来 A1 下来 下来 下来 向上 A2 下来 下来 向上 下来 A3 下来 下来 向上 向上 A4 下来 向上 下来 下来 A5 下来 向上 下来 向上 A6-A7 下来 向上 向上 下来 A8-A9 下来 向上 向上 向上 A10-A11 向上 下来 下来 下来 V_P-V_N 向上 下来 下来 向上 没有一个 其他值
额外的资源
所有与S7使用相关的材料都可以在其主页上找到资源中心。
要了解在Vivado中创建简单HDL项目的过程,请参见开始使用Vivado进行硬件设计。重要部分的信息GUI,以及在硬件中修改、重建和运行这个演示所需步骤的间接讨论也可以在这里找到。
如需技术支持,请访问FPGADigilent论坛的一部分。