Digilent Digital Discovery™是一款结合了逻辑分析仪和模式生成工具的嵌入式开发工具。数字发现旨在优化渠道、速度和便携性。小的形式因素便于存储，并提供了一整套高级功能，允许您调试、可视化和模拟大多数嵌入式项目的数字信号。数字输入和输出可以用简单的线探头或面包板线连接到电路上;此外，数字发现高速适配器和阻抗匹配探头可以用于连接和利用更高级的项目的输入和输出。数字发现是由免费驱动的波形(3.5.4或更高版本)软件，并可配置为下列任何一种仪器:

• 24通道数字逻辑分析仪(1.2…3.3V CMOS，高达800MS/s(带高速适配器))
• 16通道模式发生器(1.2…3.3V CMOS, 100MS/s)
• 16通道虚拟数字I/O包括按钮，开关，和led -完美的逻辑培训应用
• 可编程电源1.2…3.3V/100mA。逻辑分析仪的输入缓冲器和模式发生器的输入/输出缓冲器的电压相同，以保持与被测电路的逻辑电平兼容性。
• 数字总线分析仪(SPI, I²C, UART, I2S, CAN, Parallel)

Digital Discovery是为任何从事嵌入式开发的人设计的。它的功能和规格是经过精心选择的，以保持一个小而便携的外形因素，能够在各种环境中使用，并保持低成本，同时平衡USB电源的运行要求。

下面的图2显示了数字发现的高级框图。数字发现2的核心是Xilinx®Spartan®-6 FPGA(具体来说，XC6SLX25-2设备)。WaveForms应用程序在启动时使用配置文件自动编程Discovery的FPGA，该配置文件旨在实现多功能测试和测量仪器。一旦编程，Discovery内部的FPGA通过USB 2.0连接与基于pc的WaveForms应用程序通信。WaveForms软件与FPGA一起工作，控制数字发现的所有功能块，包括参数设置、数据采集、数据传输和存储到DDR3存储器。信号和方程也使用特定的命名约定。输入块中的信号使用“DIN”前缀来表示这些只是输入。输入/输出块中的信号使用“DIO”前缀。用户连接器上的信号在其名称中包含“USR”，而FPGA引脚上的信号则包含“FPGA”。FPGA引脚上驱动DIO信号的拉电阻的信号，在它们的名称中包括“pull”。 DIN inputs are indexed 0 to 23, DIO input/outputs are indexed 24 to 39. Memory signals have the “DDR” prefix. Supply rails show the voltage with theVCC前缀。参照下图2的框图:

• I/O水平翻译器为输入/输出引脚构建双向接口(用于模式生成器，静态IO和逻辑分析仪)
• 输入分压器是输入引脚的调节电路(用于逻辑分析仪)
• FPGA组提供不同的电压:
  • Bank 0, Bank1: VCCIO_PROG，一个可变电压，可在1.2V…3.3V范围内设置。逻辑标准设置为:LVCMOS18_JEDEC。阈值电压约为0.45*VCCIO_PROG。
  • 银行2:VCC3V3，固定电压3.3V。
  • 银行3:VCC1V5，固定电压1.5V。
• 在V用户切换控制下，VCCIO_PROG的副本也可用于用户，如VCCIO_USR。
• DDR3数据内存块存储逻辑分析仪采集的数据。
• 电源和控制块产生所有内部电源电压以及用户提供可编程电压。控制块还监控设备的功耗，以满足USB的要求。
• USB控制器与PC接口，用于在上电或请求新配置时编程易失性FPGA内存。然后完成PC机与FPGA之间的数据传输。
• “校准内存”存储所有校准参数。数字发现不包括模拟校准电路。相反，校准操作在制造时执行(或由用户执行)，参数存储在内存中。WaveForms软件使用这些参数来调整采集的数据和生成的信号。

在接下来的章节中，对于相同的区块，原理图不会单独显示。例如，输入分压器只显示为DIN0，因为所有其他DIN1…DIN23的原理图是相同的。

图3显示了DIO用户连接器，图4显示了DIO24的I/O级别转换器。DIO25到DIO31使用类似的分立元件，分别连接到IC2的1A2…2A3, 1B2…2B3引脚。

输入保护:串联PTC (33Ω，正热系数热敏电阻)和并联ESD/过压二极管到5.2V和接地．-电压电平转换器，SN74CBT3384C。当di_usr信号由DUT驱动时，FPGA引脚处的电压限制在VCCIO_SW-1V = 3.3V。当FPGA驱动DIO_USR信号时，它们无限制地通过低阻抗SN74CBT3384C缓冲区。-拉电阻:10k，可单独设置为上拉，下拉或高z。这是通过与每个DIO相关联的第二个FPGA引脚来实现的，它可以被驱动为高、低或HiZ。上拉电压为VCCIO_PROG。—DIO_FPGA引脚:银行供电电压为VCCIO_PROG> wavforms软件可以将VCCIO_PROG设置为1.2 ~ 3.3V。FPGA输入门限电平约为VCCIO_PROG的45%。输出强度可设置为2mA ~ 16mA。 The output slew rate can be set as: Quiet, Slow or Fast.

图5中的LDO生成4.3V以提供图4中的级别转换器。

图6中的电荷泵为图7中的剪切器提供了6V的参考。

当图3中所有保护DIO_USR的ESD二极管都是OFF时，Q3B是OFF, Q4也是OFF。如果在一些DIO_USR引脚上施加过压，在5.2V以上上升图7中的VU5V2_ESD, Q3B和Q4打开，在大约5V处夹住VU5V2_ESD。

图8显示了DIN用户连接器，图9显示了DIN0的输入分压器。DIN1到DIN23使用类似的输入电路。

输入分配器块包括:

• 频率补偿分压器:带有FPGA输入电容补偿的10/11电阻分压器。所有的分压器一起有可设置的参考电压VREFIO。将VREFIO设置为接近逻辑门限电压时，灵敏度最高，而将VREFIO设置为接地或逻辑电源电压增加噪声抗扰性。FPGA引脚处电压:

$ $ V_ {DIN \文本{_}FPGA} = \ dfrac{10}{11}∙V_ {DIN \文本{_}USR} + \ dfrac{1}{11}∙V_ {REFIO}{1}{1} \ \标签标签$ $

• 参考电压VREFIO产生如图10所示。DIN_VREF_H和DIN_VREF_L连接到第一排的FPGA引脚。银行1在VCCIO提供。VREFIO可以设置在:
  • 当DIN_VREF_H = DIN_VREF_L = low时
  • 0.43*VCCIO_PROG，当DIN_VREF_H = high, DIN_VREF_L = low时
  • VCCIO_PROG，当DIN_VREF_H = DIN_VREF_L = high时。

• ESD/过电压保护:短路二极管到VCC3V3。

• DIN_FPGA引脚:组电源电压为VCCIO_PROG。WaveForms软件可以将VCCIO_PROG设置为1.2 ~ 3.3V。FPGA输入门限电平约为VCCIO_PROG的45%。

如图11所示，IC16限制设备连接USB端口时的涌流。INA214是一个电流分流放大器，增益为100。Vref = 0.75V, R163 = 15mΩ时，输出电压为:

$ $ V_{不是文本\{_}通风装置}= 100∙(V_中{+}-V_ {-}) + 0.75 v = 1.5∙I_ {VU5V0} + 0.75 v{2} \ \标签标记{2}$ $

VBUS电压减半为VSNS_VBUS，也用于监控。图11中的IC12是一个三重电源，产生1.2V的轨道用于FPGA核心，1.5V用于Bank 3和DDR3内存，3.3V用于各种电路。

．

图13中的IC13生成VCCIO_PROG，提供FPGA输入组和IO组的可变电压:$$V_{VCCIO\text_PROG}=V_{FB}∙(1+\dfrac{R_{144}}{R_{149}} +\dfrac{R_{144}}{R_{146}} -V_{VSET\text_VCCIO}∙\dfrac{R_{144}}{R_{146}} =3.42V-V_{VSET\text_VCCIO}∙\dfrac{R_{144}}{R_{146}} =3.42V-V_{VSET\text_VCCIO}∙0.82 \label{3}\tag{3}$$

用VVSET_VCCIO的柱一(0…3V)， VCCIO_PROG理论上可以设定在这一范围内:VCCIO_PROG的柱一(1.02V…3.42V)。IC15是一个电流分流放大器，增益为100。当Vref = 0.75V, R115 = 50mΩ时，输出电压为:$$V_{ISNS\text_USR}=100∙(V_{IN+}-V_{IN-})+0.75V=5∙I_{VCCIO\text_USR}+0.75V\label{4}\tag{4}$$

IC14是窗口比较器:当VISNS_USR大于1.5V (IVCCIO_USR>150mA)或小于0.66V (IVCCIO_USR←18mA)时，FAULT_USR为逻辑LOW。如果发生这种情况，FPGA将EN_PWR_USR变为LOW，这将Q1A和Q1B都变为OFF，以分别保护VCCIO_USR对抗过流和反向电流。VCCIO_USR被减半为VSNS_USR，用于监控。

图15中的微控制器有两个作用:

1. A / DVVSNS_VBUS、VISNS_VBUS、VVSNS_USR、VISNS_USR的转换，分别表示从VBUS和VCCIO_USR消耗的电压和电流。数字结果通过SPI接口传递到FPGA。
2. 存储作为制造试验一部分计算的校准参数。在常规行为期间，WaveForms软件读取参数并校正生成和获取的信号。

的DAC图16中生成用于编程VCCIO值的设置电压。图17中的IC22为两者提供了3V参考电压ADC和DAC以上。

图18显示了用于表示数字发现状态的两个三色led。图19显示了用于逻辑分析仪缓冲区的DDR3内存。

USB接口执行两个任务:

• FPGA编程:在数字发现上没有非易失性FPGA配置内存。WaveForms软件识别连接的设备，并通过Digilent USB-JTAG接口在通电时下载适当的.bit文件。Adept运行时用于低级协议。
• 数据交换:所有仪表配置数据、采集数据和状态信息通过Digilent同步并行总线和USB接口进行处理。速度可达20MB/秒。取决于USB端口类型和负载以及PC性能。

数字发现的核心是Xilinx Spartan6 FPGA电路XC6SLX25。配置的逻辑执行:

• 时钟管理(12MHz和60兆赫用于USB通信，100MHz和800MHz用于数据采样)
• 采集控制和数据存储(逻辑分析仪)
• 数字信号综合(用于模式发生器和总线协议控制器)
• 触发系统(所有仪器的触发检测和分配)
• 使能电源、控制和仪器
• 电源和温度监控
• 校准内存控制
• 与PC通信(设置、状态数据)

块内存用于信号合成。数据采集采用外部DDR3存储器。

触发器系统的细节如图20所示。当触发条件满足时，每个仪器产生一个触发信号。每个触发信号(包括外部触发器)可以触发任何仪器，并驱动外部触发器输出。这样，所有的仪器就可以彼此同步。

图21显示了到FPGA组0,1和3的连接。

Bank 0用于IOs。DIO_FPGA引脚是用于模式发生器、静态IO和逻辑分析仪的实际输入/输出引脚。一个DIO_PULL引脚可以向相关的DIO_FPGA引脚添加上拉或下拉电阻(见图4)。

银行1用于高速逻辑分析仪输入。DIN_FPGA是实际的输入引脚，DIN_VREF_H和DIN_VREF_L为输入分压器设置参考电压(见图9)。

Bank 3被用作DDR3内存的端口。

图22显示了FPGA的电压轨和解耦。

FPGA的内部核心提供1.2V。

银行0和1提供了可编程VCCIO_PROG。通过将其从1.2V设置为3.3V，输入和IOs都被设置为与各自电压的I/O标准LVCMOS兼容。注意，VCCIO_PROG的受保护版本也对用户可用，如VCCIO_USR。这可以用来供应被测设备/电路。

Bank 3提供1.5V，以与DDR3 IC兼容。

Bank 2和VCCAUX提供3.3V。

数字发现包包括;

• 一个2×16飞线组件(数据表)，用于DIN_USR连接器。24DIN信号(各种颜色)，8接地电线(黑)。连接器是键槽，以便正确的引脚连接到正确的颜色电线。
• 一个2×6飞线组件(数据表)，用于DIO连接器。每一个包括两根VCCIO_USR(红色)线，两根接地(黑色)电线和8(彩色)信号线。它有一个2×6母连接器用于数字发现DIN连接器，和1针母连接器用于测试设备。

可在结帐时添加的附加附件;

• 一个高速适配器，用于DIN_USR连接器。高速适配器是2×16飞线组件的替代方案。它提供24股绞合电缆的存取。适配器没有键控，两种方向都可以使用，因为扭曲的电线没有颜色编码。但是，如果适配器是在接地箭头指向下的情况下插入的，引脚的位置将如下所示:

• 高速逻辑探头(数据表)．每根绞合电缆有一个接地(黑色)线扭成DIN_USR(彩色)线。该电线通过一个2引脚母头和两个1引脚母连接器连接到被测设备上的高速适配器。一个100Ω电阻器嵌入在信号线中，在最靠近被测设备的一端。所有接地电线应连接到被测设备的接地。

本章展示了在数字发现数据表中描述的特性和性能。脚注在本手册中增加了详细的信息和HW描述的注释。

• 24个高速输入通道(DIN0…23)，通过一个2×16连接器，用于逻辑分析仪的波形(560kΩ||10pF)
• 16个数字I/ o (DIO24…39)排列在两个pmod风格(2×6)连接器中，用于WaveForms逻辑分析仪^1）
• 当使用最大8个输入(和高速适配器)时，输入采样率为800MSps，最大16个输入(和高速适配器)时，输入采样率为400msps，最大32个输入时，采样率为200MSps和更低^2）
• 用户可编程输入和输出LVCMOS电压水平从1.2V到3.3V^3）(5 v兼容^4））
• 100MHz信号输入带宽
• 用于逻辑分析仪的2gb DDR3采集缓冲区
• 多种触发选项，包括引脚改变，总线模式等^5）
• 数字总线分析仪(SPI, I²C, UART, Parallel)

• 16个数字I/ o排列在两个pmod风格(2×6)连接器上。
• 16个引脚中的每一个都可以配置为输入(逻辑分析仪)或设置为输出^6）．
• 算法模式生成器(不使用缓冲区)^7）
• 定制模式缓冲/ ch。: 32 ksamples
• 罗实现用户定义的布尔函数和状态机的逻辑
• 总线协议控制器(SPI, UART, I²C)
• 100年苏格兰议员马克斯。输出采样率(最大输出频率50MHz)。
• 自动或手动强度和输出转换设置。^8）
• 用户可编程逻辑I/O电平从1.2V到3.3V (5V兼容)^9），^10）．

• USB总线驱动
• 用户电源，1.2V到3.3V，可在两个pmod风格连接器(100mA max)
• 双绞线高速电缆可选输入通道，以确保信号的完整性
• 免费的WaveForms软件可以在Windows、MacOS和Linux上运行
• 逻辑分析仪，模式发生器或外部触发器之间的交叉触发
• 数据文件导入/导出使用标准格式
• 80X80X25mm, 80g(不含附件)
• 包括:USB线，飞线配件

作者:Mircea Dabacan，博士，罗马尼亚Cluj-Napoca技术大学