系统设计流程在Vivado

本研讨会将介绍使用Vivado的FPGA设计流程。它被分为六个实验室，探索各种工具和FPGA设计流程。实验内容如下:

• Lab1让你创建一个简单的HDL设计，在那里你将学习如何模拟设计。

• 在Lab2中，你将学习合成过程，以及改变合成设置所产生的效果。

• Lab3以您在Lab2中所做的工作为基础，着重于时间分析。在实验室结束时，你们要在硬件上验证你们的设计。

• Lab4向您介绍了IP目录。您将实例化一个生成的时钟核心，以便在您的设计中使用。使用IP Integrator，您还将学习如何为您的设计生成FIFO核心。

• 您将学习如何使用Lab5中的I/O规划工具创建一个项目。一旦您定义了引脚位置并导出了项目，您将对设计执行时间分析。

• Lab6通过教你如何使用在IP目录中找到的Mark debug特性和集成逻辑分析仪(ILA)核心来调试你的设计来结束这个研讨会。

完成这一系列的实验之后，你应该能够:

• 理解Vivado中的FPGA设计流程，以创建和调试HDL设计。
• 识别设计瓶颈，使用FPGA架构特性和综合选项来提高性能。
• 通过仿真进行设计验证，使用ILA或FPGA配置进行片上验证。

• 具有数字逻辑和FPGA设计经验
• 熟悉Vivado设计软件

• Digilent Nexys Video, Nexys 4 DDR或Basys 3 FPGA Board
• 微型USB电缆
  • 用于UART通信的JTAG编程。

• Vivado设计套件2015.2

1.1)打开Xilinx大学项目研讨会在新选项卡中分页，然后单击FPGA设计流程使用Vivado链接。

1.2)下载右侧“2015x Workshop Material”区域下的实验源文件和实验文档。

1.3)遵循实验室指导您通过FPGA设计流程。